Please use this identifier to cite or link to this item:
https://elib.belstu.by/handle/123456789/28959
Full metadata record
DC Field | Value | Language |
---|---|---|
dc.contributor.author | Урбанович, Павел Павлович | ru |
dc.contributor.author | Пацей, Наталья Владимировна | ru |
dc.date.accessioned | 2019-04-24T07:21:56Z | - |
dc.date.available | 2019-04-24T07:21:56Z | - |
dc.date.issued | 2003 | - |
dc.identifier.citation | Пат. 5121 Республика Беларусь, МПК7 H 04K 01/00, H 04L 09/00. УСТРОЙСТВО КРИПТОГРАФИЧЕСКОГО ПРЕОБРАЗОВАНИЯ ИНФОРМАЦИИ С ОБНАРУЖЕНИЕМ И КОРРЕКЦИЕЙ ОШИБОК / Урбанович П. П., Пацей Н. В.; заявитель и патентообладатель Белорусский государственный технологический университет. - № a 19990935; заявл. 1999.10.15; опубл. 2003.06.30 | - |
dc.identifier.uri | https://elib.belstu.by/handle/123456789/28959 | - |
dc.description.abstract | Устройство криптографического преобразования информации с обнаружением и коррекцией ошибок, содержащее ключевое запоминающее устройство (КЗУ), первый 32-разрядный сумматор по модулю 232, первые входы которого соединены с первыми выходами первого 32-разрядного накопителя, а выходы первого 32-разрядного сумматора по модулю 232 подключены к входам блока подстановки, регистр циклического сдвига, соединенный выходами с первыми входами первого 32-разрядного сумматора по модулю 2, вторые входы которого соединены с выходами второго 32-разрядного накопителя, первые выходы первого 32-разрядного сумматора по модулю 2 соединены с первыми входами первого и второго 32-разрядных накопителей, соединенных первой двунаправленной шиной входа-выхода между собой, а также с третьим и четвертым 32-разрядными накопителями соответственно через вторые двунаправленные шины входа-выхода, третий и четвертый 32-разрядные накопители по третьим двунаправленным шинам входа-выхода соединены со вторым 32-разрядным сумматором по модулю 232 и 32-разрядным сумматором по модулю (232-1) соответственно, второй 32-разрядный сумматор по модулю 232 вторыми входами соединен с выходами пятого 32-разрядного накопителя, а выходы шестого 32- разрядного накопителя подключены ко вторым входам 32-разрядного сумматора по модулю (232-1), второй 32-разрядный сумматор по модулю 2, первым входом соединенный с выходом первого 32-разрядного накопителя, вторым входом - с источником данных, а выходом подключенный к потребителю данных и ко второму входу второго 32-разрядного накопителя, при этом КЗУ содержит восемь 32-разрядных накопителей, отличающееся тем, что содержит блоки контроля с первого по шестой, первый и второй блоки исправления ошибок, соответствующие 32-разрядным накопителям КЗУ восемь r-разрядных накопителей хранения проверочных разрядов для КЗУ, количество разрядов которых определено мощностью корректирующего кода, накопитель хранения проверочных разрядов для блока подстановки, выходы накопителей хранения проверочных разрядов для КЗУ соединены с первыми входами первого блока исправления ошибок, вторые входы которого связаны с выходами КЗУ, а выходы первого блока исправления ошибок соединены со вторыми входами первого сумматора по модулю 232, выходы накопителя хранения проверочных разрядов для блока подстановки соединены с первыми входами второго блока исправления ошибок, вторые входы которого подключены к выходам блока подстановки, а выходы соединены со входами регистра циклического сдвига, первые, вторые и третьи входы первого блока контроля соединены с выходами первого блока исправления ошибок, первого 32-разрядного накопителя и вторыми выходами первого сумматора по модулю 232 соответственно, первые и вторые входы второго блока контроля подключены к выходам второго блока исправления ошибок и выходам регистра циклического сдвига соответственно, первые, вторые и третьи входы третьего блока контроля соединены с выходами регистра циклического сдвига, выходами второго 32-разрядного накопителя и вторыми выходами первого сумматора по модулю 2 соответственно, первые, вторые и третьи входы четвертого блока контроля подключены к выходам пятого 32-разрядного накопителя, третьей двунаправленной шине между третьим 32-разрядным накопителем и вторым 32-разрядным сумматором по модулю 232 и выходам второго 32-разрядного сумматора по модулю 232 соответственно, первые, вторые и третьи выходы пятого блока контроля соединены с выходами шестого 32-разрядного накопителя, третьей двунаправленной шиной между четвертым 32-разрядным накопителем и 32-разрядным сумматором по модулю (232-1), выходами 32-разрядного сумматора по модулю (232-1) соответственно, первые, вторые и третьи входы шестого блока контроля связаны с выходом источника данных, вторым выходом первого 32-разрядного накопителя и выходом второго 32-разрядного сумматора по модулю 2 соответственно, сигналы на выходах блоков контроля с первого по шестой являются флагами ошибок. | ru |
dc.format.mimetype | application/pdf | en |
dc.language.iso | ru | en |
dc.publisher | БГТУ | ru |
dc.subject | криптографическое преобразование информации | ru |
dc.subject | патент | ru |
dc.title | Устройство криптографического преобразования информации с обнаружением и коррекцией ошибок | ru |
dc.type | Patent | en |
Appears in Collections: | Патенты |
Files in This Item:
File | Description | Size | Format | |
---|---|---|---|---|
патент РБ 5121.pdf | 184.63 kB | Adobe PDF | View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.