Устройство для коррекции отказов в полупроводниковой памяти

Abstract

УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ ОТКАЗОВ В ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ, содержащее регистр прямого кода,входы которого являются одними из входов устройства, причем одни из входов соединены с выходами элементов И первой группы, первые и вторые входы которых подключены к первому и к второму выходам блока кодирования, входы которого соединены с выходами элементов ИЛИ первой группы, -первые и вторые'входы которых соединены с выходами элементов И второй и третьей групп соответственно, выходы регистра прямого кода подключены к одним их входов элементов И четвертой группы, а один из выходов - соответсвенно к одним из входов элементов и второй группы и к ойним м входов блока сравнения и элементов не первой группы, выходы которых соединены с одними из входов элементов и пятой группы, выходы элементов И четвертой и пятой групп подключены соответственно к первым и к вторым входам элементов ИЛИ второй группы, другие входы блока сравнения соединены с выходами регистра инверсного кода, одни из выходов которого подключены к одним из входов элементов и третьей группы, одни из выходов и один из входов блока сравнения соединены соответственно с одними из входов логического блока, выходы которого и выхода элементов ИЛИ второй группы являются выходами устройства, третьи входы элементов И первой группы и другие входы элементов и групп с второй по пятую подключены к выходам блока правления, входы которого и входы регистра инверсного кода являются другими входами устройства, отличающееся тем, что,с целью повышения надежности устройства, в него введены блок аналиэа отказов, сумматор по модулю два, регистр контрольного кода, триггер, группы сумматоров по модулю два, регистр основного проверочного вектора^ блок вычисления дополнительного проверочного вектора и шестая соединены соответственно с другими выходами блока.сравнения и с выходом триггера, первый вход которого под ключей к выходу сумматора по модулю два, входы которого соединены соответственно с другими выходами регистра прямого кода и с выходами сумматоров по модулю два первой группы, входы которых подключены к одним из выходов регистра прямого кода и первым входам сумматоров по модулю два второй группы, вторые входы которых соединены с выходами регистра контрольного кода, инверсные входы которого подключены к выходам элементов и шестой группы, а прямые входы соединены с вторым выходом блока кодирования, третий выход которого подключен к одним из входов блока вычисления дополнительного проверочного вектора, другие входы которого являются управляйаими, а выходы соединены с одними из входов блока анализа отказов, выходы и другие входы которого подключены соответственно к другим входам логического блока и к выходам регистра основного проверочного вектрора, входы которого соединены с выходами сумматоров по модулю два второй группы, другой вход триггера является управляющим.